Wissenschaft & Technik

NASA veröffentlicht Bulletin zu Rissen in Chipwiderständen auf Leiterplatten

Das NASA Engineering and Safety Center hat am 3. November 2026 zwei Schadensfälle an 2512‑Chipwiderständen ausgewertet und Montage- sowie Prüfhilfen zur Vermeidung von Flexurbrüchen veröffentlicht.

Das NASA Engineering and Safety Center (NESC) hat am 3. November 2026 ein Technical Bulletin veröffentlicht, das auf zwei Schadensfälle bei keramischen Dickschicht‑Chipwiderständen der Baugröße 2512 aufmerksam macht und konkrete Montage- und Prüfempfehlungen gibt. Die Risse traten während thermischer Zyklentests nach vorausgegangener Vibration auf. Beide Bauteile zeigten intermittierende Leitungsunterbrechungen während der Heißhaltephase, die bei Raumtemperatur verschwanden. Untersuchungen ergaben jeweils einen quer zur Längsachse verlaufenden Bruch entlang der kurzen Achse – ein typisches Muster für Biege- bzw. Zugversagen.

Die NESC‑Analyse schließt auf Basis optischer Untersuchungen und Rasterelektronenmikroskopie materialbedingte Fertigungsfehler sowie zyklische Ermüdung als primäre Ursachen weitgehend aus. Beide Widerstände stammten zwar aus demselben Produktionslos, erfüllten jedoch die Anforderungen der Beschaffungsspezifikation MIL‑PRF‑55342; zusätzliche Tests zeigten kein erhöhtes Fehlerrisiko des Loses. Als beitragende Faktoren identifiziert das Bulletin unter anderem: die Platzierung großflächiger keramischer Bauteile nahe der Platinenkante, die Ausrichtung der langen Bauteilachse parallel zur Platinenkante, übermäßige Lötzinnmenge bis auf die Oberseite der Terminals, Verformungen der Leiterplatte (Bow/Twist) sowie starre Befestigungen und ungünstige Anzugsmuster, die lokale Spannungen erhöhen können.

Zur Risikominderung empfiehlt das NESC unter anderem: die Ausrichtung großer keramischer Komponenten so zu wählen, dass ihre lange Achse nicht parallel zu nahegelegenen Platinenkanten verläuft; ausreichende Finite‑Elemente‑Analyse zur Absicherung von Spannungs‑ und Verformungsreserven insbesondere bei Bauteilen nahe der Kante; die Lötkehle so zu begrenzen, dass kein Lötzinn auf die Oberseite der Terminals läuft, um zu starre Verbindungen zu vermeiden; sorgfältige visuelle Inspektion der Lötstellen; sowie ein bis drei funktionale thermische Schockzyklen vor Vibrationstests, um den als gebauten Zustand zu verifizieren. Wo erforderlich, soll die zulässige Lötkehlhöhe mit den Bauteilherstellern abgestimmt werden.

Nach Einschätzung der NASA ist das Thema für Projekte mit hohen Zuverlässigkeitsanforderungen in Raumfahrt und Luftfahrt relevant, weil großformatige keramische Bauelemente auf Leiterplatten an mechanisch exponierten Stellen versagen können, ohne dass zuvor erkennbare Materialfehler vorliegen. Das Bulletin richtet sich an Systemingenieurinnen und ‑ingenieure, Leiterplattenlayout, Fertigung und Testplanung, benennt jedoch keine Häufigkeiten über die dokumentierten Fälle hinaus. Das NESC ist am Langley Research Center angesiedelt und bündelt sicherheitskritische Bewertungen für NASA‑Programme.

Redakteur: Andreas M. Brucker (Artikel mit KI-Unterstützung).

Quellen

Ende des Artikels

Anzeige

Aus dem PHOTRA-Netzwerk